英特爾在IEDM 2022上展示了3D混合鍵合研究成果，相比2021年公布的成果，其密度又提升了10倍。連接密度的增加意味著可以將更多芯片功能分解到獨立的芯粒上，進而又提升了通過系統工藝協同優(yōu)化實現成果改進的潛力。采用這項新技術，混合鍵合間距（即互連之間的距離）僅為3微米，借此可以將更多的緩存從處理器內核中分離。Kelleher認為，如果能將鍵合間距減少到2微米至100納米之間，將有可能實現邏輯功能的分離。目前，邏輯功能必須位于同一塊芯片上。
通過分解功能來優(yōu)化系統，這種趨勢正在深刻影響著對未來的半導體制造工藝。未來的半導體制程技術必須要應對3D封裝環(huán)境的熱應力，但互連技術的變化可能最大。Kelleher表示，英特爾有望在2024年推出一項名為PowerVia（通常指背面供電）的技術。PowerVia將供電網絡移動到芯片下方，從而減小了邏輯單元的尺寸并降低了功耗。Kelleher介紹，它同時“提供了不同的機會，讓我們能夠探索如何在單個封裝內進行互連” 。
Kelleher強調，系統工藝協同優(yōu)化仍處于起步階段。EDA（電子設計自動化）工具已經解決了系統工藝協同優(yōu)化的前身——也就是設計工藝協同優(yōu)化（design technology co-optimization, DTCO）的挑戰(zhàn)，側重于邏輯單元級（logic-cell level）和功能塊級（functional-block level）的優(yōu)化。Kelleher介紹：“一些EDA工具供應商已經在進行系統工藝協同優(yōu)化的相關工作了，未來的重點將落在幫助其實現的方法和工具上?！?/p>
隨著系統工藝協同優(yōu)化的發(fā)展，工程師們可能需要隨著它一起進步。Kelleher說：“一般而言，工程師需要不斷掌握器件知識，但也要開始了解其技術和器件的用例。隨著系統工藝協同優(yōu)化逐步深入發(fā)展，將需要更多的跨學科技能。”
英特爾的制程路線圖
Kelleher還介紹了英特爾的最新制程路線圖，將其與摩爾定律的推進以及自晶體管發(fā)明以來的器件的演進聯系起來。Kelleher表示，自英特爾在不到兩年前公布新的制程路線圖開始，一切都在步入正軌。同時，她也補充了一些細節(jié)，比如哪些處理器將率先采用新技術。
預計于2024年上半年投產的Intel 20A取得了技術上的重大飛躍。它引入了一種新的晶體管架構——RibbonFET（通常被稱為全環(huán)繞柵極或納米片晶體管）以及PowerVia背面供電技術。當被問到這項技術可能涉及的風險時，Kelleher解釋了英特爾的戰(zhàn)略。
Kelleher稱：“這些并不需要同時完成，但我們看到了采用PowerVia來實現RibbonFET技術的顯著優(yōu)勢?！?她解釋道，兩者的發(fā)展是并行的，這樣可以減少延誤的風險。英特爾正在使用FinFET（目前正在使用的晶體管架構）和PowerVia進行測試。 “進展非常順利，我們能夠加快研發(fā)步伐了?！?Kelleher表示。
未來的晶體管
Kelleher發(fā)表演講之際，正值IEEE電子器件協會慶祝晶體管發(fā)明75周年。在《IEEE Spectrum》雜志上，我們向專家們提問，在2047年，誕生100周年之際，晶體管會變成什么樣子。Kelleher認為，晶體管技術是一項長壽技術，平面晶體管設計一直從上世紀60年代持續(xù)到2010年左右，而它的繼任者FinFET仍然很強大。她表示：“現在，我們將采用RibbonFET，它可能會延續(xù)20年或更久……我預計我們將在某個時間點開始堆疊RibbonFET晶體管。然而，到那時晶體管的帶（ribbon）可能會由2D半導體制成，而不是硅?！?/p>
